de.wedoany.com-Bericht: Der US-amerikanische Intel hat Advanced Packaging zu einer tragenden Säule seiner Foundry-Strategie erklärt. Die Embedded-Multi-die-Interconnect-Bridge-Technologie (EMIB) soll KI-Beschleunigern, Netzwerkchips und Hochleistungsrechner-Prozessoren helfen, die physikalischen Grenzen herkömmlicher monolithischer Chips zu überwinden. Mark Gardner, Vice President und General Manager der Intel Foundry Assembly and Test Group, erläutert in einem technischen Blog, dass die EMIB-T-Architektur darauf abzielt, sowohl die wachsenden Gehäusegrößen zu bewältigen als auch die Fertigungseffizienz zu steigern.
Da KI-Prozessoren zunehmend auf mehrere Rechenchips und große Stapel von High-Bandwidth Memory (HBM) angewiesen sind, stoßen traditionelle 2.5D-Packaging-Methoden auf Basis von Vollsilizium-Interposern auf immer größere wirtschaftliche und fertigungstechnische Herausforderungen. Intel weist darauf hin, dass große Interposer viel Siliziumfläche verbrauchen und dass eine Vergrößerung des Gehäuses zu einer geringeren Waferausbeute führt. EMIB-T verwendet nur dort kleine eingebettete Siliziumbrücken, wo eine Verbindung mit hoher Bandbreite zwischen den Chips erforderlich ist. Die Architektur nutzt Through-Silicon Vias (TSV) zur Verbesserung der Stromversorgung und ein organisches Substrat als Hauptstruktur des Gehäuses. Intel gibt an, dass diese Brückenmethode eine Waferausbeute von etwa 90 % erreicht, verglichen mit der geringeren Ausbeute bei großen Interposer-Designs. Das Unternehmen bekräftigt gleichzeitig seine Unterstützung für offene Chip-Interconnect-Standards, darunter Universal Chiplet Interconnect Express (UCIe) und Bunch of Wires (BoW).
Intel hat eine ambitionierte Roadmap für die Skalierung zukünftiger Multi-Chip-Systeme vorgelegt. Aktuelle EMIB-Implementierungen unterstützen eine Gehäusefläche, die mehr als das Achtfache der Standard-Reticle-Größe beträgt, was etwa 6.800 Quadratmillimetern entspricht. Intel erwartet, dass bis 2028 Gehäuse mit mehr als dem Zwölffachen der Reticle-Größe unterstützt werden, was einer Fläche von nahezu 10.000 Quadratmillimetern entspricht. Das Unternehmen gibt an, dass eine solche Konfiguration 16 oder mehr HBM4- oder HBM5-Speicherstapel integrieren könnte, die über mehr als 30 EMIB-T-Brücken verbunden sind. Intel plant, EMIB-T mit seiner Foveros-3D-Stacking-Technologie zu kombinieren, um eine Architektur namens „EMIB 3.5D“ zu schaffen, die den Anforderungen immer komplexerer KI-Infrastruktur-Designs gerecht wird.
„Durch die Kombination von EMIB-T mit Foveros-3D-Stacking baut Intel Foundry eine modulare Advanced-Packaging-Plattform auf, die die nächste Generation von KI- und Hochleistungsrechnersystemen unterstützen kann“, so Mark Gardner, Vice President und General Manager der Intel Foundry Assembly and Test Group.
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