de.wedoany.com-Bericht: Auf dem VLSI-Symposium 2026 präsentierte IBM einen Forschungschip in 0,7-Nanometer-Fertigungstechnologie, der fast 100 Milliarden Transistoren integriert – doppelt so viele wie IBMs 2-Nanometer-Design von 2021. IBM rechnet mit einer Serienproduktion dieser Technologie in fünf Jahren.
Der von IBM vorgestellte Chip in 0,7-Nanometer-Technologie ist ein Labordemonstrator und kein ausgereiftes Marktprodukt. IBM erwartet die Produktionsreife frühestens „in den nächsten fünf Jahren", wobei der Chip eine bis zu zehnjährige Miniaturisierungsphase einläuten könnte. IBM erklärte, die Demonstration solle belegen, dass eine CMOS-Integration (die dominierende Fertigungstechnologie für Logikchips) unterhalb der 1-Nanometer-Schwelle technisch machbar sei.
IBM räumte ein, dass die Bezeichnung „0,7 Nanometer" keine exakte physikalische Messgröße, sondern eine Generationsbezeichnung sei. Moderne Prozessknoten bezögen sich auf den Stand der Fertigungstechnologie, nicht auf konkrete Strukturgrößen auf dem Chip; die tatsächlichen Gatterlängen und -abstände lägen in der Praxis weit über 0,7 Nanometern. Die Angabe diene vor allem dazu, den Übergang von der Nano-Ära zur atomaren Skala zu veranschaulichen.
Laut IBM biete der neue Chip im Vergleich zum 2-Nanometer-Vorgänger von IBM eine Leistungssteigerung von bis zu 50 % oder eine Energieeinsparung von bis zu 70 % bei gleicher Leistung. Damit werde eine ähnliche Leistungsverbesserung erzielt wie beim 2-Nanometer-Chip von 2021 gegenüber dem 7-Nanometer-Vorgänger.
Technischer Kern der Ankündigung ist eine neuartige Transistorarchitektur namens Nanostack. Diese baut auf der Nanosheet-Technologie auf, die IBM erstmals 2017 in Hardware demonstrierte. Die darin verwendeten Nanosheet-GAAFETs (Gate-All-Around-Feldeffekttransistoren) gelten heute als führende Transistorarchitektur der Branche; TSMC und Samsung nutzen sie für ihre aktuellen 2-Nanometer-Chips.
Nanostack erweitert diese Architektur in die dritte Dimension: Transistoren werden nicht mehr nebeneinander, sondern vertikal gestapelt und versetzt angeordnet. IBM bezeichnet dies als „3D Sequential Integration". Dies ermöglicht nicht nur eine höhere Transistordichte auf gleicher Chipfläche, sondern auch den Einsatz unterschiedlicher Materialkombinationen pro Schicht, was eine schichtweise Optimierung von Leistung und Energieeffizienz erlaubt.
IBM hat die Architektur durch mehrere Experimente validiert. Dem Unternehmen gelang es, gestapelte Chipschichten durch nur wenige Atome dicke Isolationsschichten zu verbinden – eine grundlegende Voraussetzung für die 3D-Stapelung von Transistoren ohne elektrische Störungen zwischen den Schichten. Zudem demonstrierte IBM das sogenannte Dual-Channel-Engineering, bei dem n- und p-Typ-Transistoren aus zwei verschiedenen Halbleitermaterialien verwendet werden, um deren Leistung oder Energieeffizienz unabhängig voneinander zu optimieren. Laut IBM liefen auf dem Nanostack-Chip funktionsfähige CMOS-Inverter – die grundlegendsten Schaltungen der digitalen Logik –, deren korrektes Schalten als Beleg dafür gilt, dass die Architektur tatsächliche Berechnungen durchführen kann.
Auf dem VLSI-Symposium 2026, einer der wichtigsten Fachkonferenzen der Halbleiterforschung, berichteten IBM-Forscher zudem von einer 40-prozentigen Skalierung von SRAM (Static Random Access Memory, d. h. schneller Chip-Speicher) im Vergleich zum Nanosheet-Design. Dies könnte insbesondere KI-Arbeitslasten mit hohem Speicherbandbreitenbedarf zugutekommen.
IBM produziert Chips nicht mehr selbst in großem Maßstab. Seit dem Verkauf seiner Halbleiterfertigung an Globalfoundries im Jahr 2015 ist IBM vor allem ein Halbleiterforschungsunternehmen. Die neue Demonstration soll IBMs Position in diesem Bereich festigen.
Große Fertigungsunternehmen arbeiten ebenfalls auf die 1-Nanometer-Schwelle zu. TSMC soll seine 2-Nanometer-Technologie (N2) bereits in der zweiten Jahreshälfte 2025 in die Massenproduktion gebracht haben; Kundenchips auf N2-Basis werden für 2026 erwartet, die 1,4-Nanometer-Produktion soll Ende 2028 folgen. TSMC hat eine 1-Nanometer-Klasse-Technologie für 2030 geplant. Laut südkoreanischen Medienberichten rechnet Samsung mit einer breiten Produktion von 1-Nanometer-Chips im Laufe des Jahres 2029. IBMs Demonstration scheint auch darauf abzuzielen, Herstellern eine Perspektive jenseits der 1-Nanometer-Schwelle zu bieten.
Kürzlich kündigte IBM zudem die Gründung von Anderon an, einer unabhängigen hundertprozentigen Tochtergesellschaft, die sich auf die Herstellung von Quantenchips spezialisiert. Anderon soll die weltweit erste reine Quanten-Gießerei werden und 300-Millimeter-Wafer für supraleitende Qubits (Quantenbits auf Basis supraleitender Schaltkreise) produzieren. Das US-Handelsministerium hat im Rahmen des Chips and Science Act seine Absicht bekundet, eine Förderung in Höhe von einer Milliarde US-Dollar bereitzustellen; IBM plant, weitere eine Milliarde US-Dollar sowie Technologie und Personal beizusteuern. Die Absichtserklärung steht unter dem Vorbehalt eines Vertragsabschlusses mit der US-Regierung.
