POSTECH entwickelt Chip-Stapeltechnologie mit 4-facher HBM-Integrationsdichte

de.wedoany.com-Bericht: Die Pohang University of Science and Technology (POSTECH) in Südkorea hat eine neuartige Chip-Stapeltechnologie entwickelt, mit der sich über 10 Lagen extrem dünner Halbleiterchips stabil stapeln lassen. Die Forschung wurde von Professor Kim Seok und seinem Team geleitet; die Ergebnisse wurden in der internationalen interdisziplinären Ingenieurzeitschrift Results in Engineering veröffentlicht.

Hochbandbreitenspeicher (HBM) werden durch vertikales Stapeln mehrerer Speicherchips aufgebaut. Mit abnehmender Chipdicke auf unter einige Dutzend Mikrometer steigen das Risiko von Verbiegungen und Brüchen erheblich; je mehr Lagen gestapelt werden, desto größer sind die technischen Herausforderungen. Um dieses Problem zu lösen, entwickelte das Team von Kim Seok ein neues Verfahren, das den Chip-Transfer und die Metallverbindung in einem einzigen Schritt integriert. Dieses Verfahren umfasst zwei Schlüsseltechnologien: eine Transferdrucktechnologie zur präzisen Positionierung der Chips und eine In-situ-Bonding-Technologie, die während des Transfers gleichzeitig die metallischen Verbindungen herstellt. Berichten zufolge kann dieses Verfahren Chip-Transfer, Bonding und elektrische Verbindung in einem Schritt durchführen.

Die Integrationsdichte dieser Technologie ist etwa viermal so hoch wie die herkömmlicher 12-lagiger HBM und ermöglicht eine deutliche Steigerung der Stapelanzahl bei gleicher Gehäusehöhe. Das neue Verfahren kann unter milden Bedingungen unter 180 °C und einem Druck unter 20 kPa stabil über 10 Lagen extrem dünner Chips stapeln. Nach mehreren Stapelvorgängen bleibt der Ausrichtungsfehler zwischen den Lagen auf einem sehr niedrigen Niveau, und das Problem der Chipverbiegung wird deutlich verbessert. Zur Überprüfung der Verfahrenstauglichkeit stellte das Team ultradünne Siliziumchips mit einer Dicke von etwa 14 Mikrometern her, die jeweils vertikale elektrische Durchkontaktierungen und horizontale Verdrahtungsstrukturen aufweisen, die für das mehrlagige Stapeln optimiert sind.

Der Bericht weist darauf hin, dass diese Technologie bei gleicher Gehäusegrundfläche mehr Chips integrieren kann und voraussichtlich die Leistung von KI-Halbleitern erheblich steigern wird. Darüber hinaus kann sie im Bereich des Chiplet-Gehäuses, bei dem mehrere Funktionschips in einem Gehäuse integriert werden, sowie bei der nächsten Generation von Micro-LED-Displaykomponenten eingesetzt werden.