de.wedoany.com-Bericht: Intels Wafer-Foundry-Sparte hat auf der IEEE 2026 Electronic Components and Technology Conference (ECTC) die nächste Generation der fortschrittlichen Packaging-Technologie EMIB-T (Embedded Multi-Die Interconnect Bridge – Through-Silicon Via) vorgestellt. Diese Technologie integriert auf Basis von EMIB Through-Silicon Vias (TSVs) für die vertikale Stromversorgung und durchbricht damit den Leistungsübertragungs-Engpass herkömmlicher Packaging-Verfahren. Intel gibt an, dass diese Technologie speziell für Rechenzentren entwickelt wurde und im Vergleich zu TSMCs CoWoS-Packaging-Technologie mehr Flexibilität, ein geringeres Volumen und niedrigere Fertigungsrisiken bietet.
Das grundlegende Ziel der EMIB-Technologie besteht darin, eine schnelle und kosteneffiziente Verbindung herzustellen, um mehrere Chiplets miteinander zu verbinden. Derzeit wird EMIB hauptsächlich in EMIB-M und EMIB-T unterteilt. EMIB-M konzentriert sich auf effiziente Verbindungen; in die Brücke sind Metall-Isolator-Metall (MIM)-Kondensatoren integriert, die Stromrauschen effektiv filtern und so eine stabile Stromversorgung des Chips gewährleisten. Dieses Verfahren wird seit 2017 in großem Maßstab produziert.
EMIB-T fügt auf Basis von EMIB-M die TSV-Technologie hinzu, indem vertikale Stromkanäle in der Brücke geschaffen werden, sodass der Strom auf kürzerem Weg die darüber gestapelten Chips versorgen kann, was die Effizienz der Stromversorgung verbessert. Diese Architektur kombiniert die 2,5D-Feinstruktur-Verbindungsdichte mit den Vorteilen der vertikalen Erweiterung durch TSVs und ist speziell für leistungsstarke KI-Chips konzipiert.
Intel hat mehrere Fähigkeiten der EMIB-T-Plattform demonstriert. Der Abstand der First-Level Interconnect (FLI)-Bumps wurde auf 25 Mikrometer verkleinert, die Gehäusegröße kann auf über 120 × 120 Millimeter erweitert werden, und ein einzelnes Gehäuse kann Rechen- und Speicherchips mit mehr als der neunfachen Retikelfläche aufnehmen. Die Architektur unterstützt HBM4E-Speicher mit über 12 Gb/s, die in der Brücke integrierten hochdichten MIM-Kondensatoren haben eine Dichte von 500 nF/mm² und können die AC-Impedanz des Stromversorgungsnetzes um über 82 % senken. Die Signalpfade sind optimiert in Routing-Ebenen mit geringeren Störungen angeordnet, um eine hohe Übertragungsqualität zu gewährleisten.
Bei der Integration leistungsstarker 3D-SRAM-Chiplets demonstrierte Intel die 3D-Vertikalintegration von SRAM-Chiplets über eine Fan-Out Embedded Bridge-Plattform. Unter Lese-/Schreibbedingungen im Verhältnis 50:50 wurde eine Bandbreite von 265 GB/s/mm² bei einem Energieverbrauch von weniger als 0,24 pJ/Bit erreicht. Die eingebetteten Speicherchips sind über eine dichte Matrix von Mikrobumps mit einem Abstand von 25 Mikrometern mit dem oberen SoC-Chip verbunden, wobei der Anteil des Energieverbrauchs für die Chip-zu-Chip-Verbindung unter 15 % liegt. Bei niedrigeren Frequenzen kann der Energieverbrauch pro Bit auf 0,15 pJ/Bit gesenkt werden, bei einer Lese-/Schreibbandbreite von 166 GB/s/mm².
Um den KI-Rechenleistungsanforderungen gerecht zu werden, hat EMIB-T das Potenzial, auf extrem große Gehäuse von 240 × 240 Millimetern erweitert zu werden, die verschiedene Chips wie ASICs, HBM und I/O integrieren können. Intel zeigte auch Innovationen bei Materialien und Prozessen, um die Zuverlässigkeitsherausforderungen bei der Verkapselung extrem großer Chip-Komposite zu bewältigen.
Derzeit kann EMIB-T in Gehäusen von über 120 × 120 Millimetern Siliziumchips mit mehr als der neunfachen Retikelfläche aufnehmen, darunter 12 HBM, 4 dichte Chiplets und über 20 Brücken. Intel plant, die Skalierung bis 2028 auf mehr als die 12-fache Retikelfläche (größer als 120 × 180 Millimeter) auszuweiten, mit einer erwarteten Kapazität von über 24 HBM-Chips und 38 EMIB-T-Brücken. Zum Vergleich: TSMC plant für dasselbe Jahr ein CoWoS-Packaging mit der 14-fachen Retikelfläche und einer maximalen Kapazität von 20 HBM.
Intel betont, dass der entscheidende Vorteil von EMIB-T in seiner Unabhängigkeit von IPs und Prozessknoten liegt. Kunden können Chips, die mit verschiedenen Architekturen, in verschiedenen Drittanbieter-Fabs oder mit Intels eigenen Prozessknoten hergestellt wurden, frei zusammenpacken, um die Lieferkette zu vereinfachen und leistungsstarke, hoch skalierbare Computersysteme der nächsten Generation aufzubauen.
