de.wedoany.com-Bericht: Huawei hat einen Lösungsansatz für die physikalischen Grenzen des Mooreschen Gesetzes vorgestellt, das sogenannte τ-Skalierungsgesetz (Tau Scaling Law). Dieses Gesetz verlagert den Schwerpunkt der Chip-Entwicklung von der bloßen Verkleinerung der Transistorgrößen hin zur Reduzierung der Signalübertragungszeiten innerhalb von Chips und Rechensystemen.
Da Transistoren sich der atomaren Größengrenze nähern, steht das Mooresche Gesetz, auf das sich die Halbleiterindustrie seit Jahren stützt, vor physikalischen und wirtschaftlichen Herausforderungen. Das von Huawei eingeführte τ-Skalierungsgesetz zielt darauf ab, das Leistungswachstum durch eine Verbesserung der Datenübertragungseffizienz von Chips und Rechensystemen fortzusetzen. Das Unternehmen entwickelt auf dieser Grundlage Technologien wie das logische Falten (LogicFolding), das die Chiparchitektur von einem traditionellen zweidimensionalen Gitter in ein dreidimensionales Layout überführt. Diese Methode schafft einen mehrstufigen Optimierungsmechanismus, der Halbleiterbauelemente, Schaltkreise, Chips und Systeme umfasst, um die Datenübertragungszeit zu verkürzen und Geschwindigkeit sowie Energieeffizienz zu steigern.
Huaweis Co-Vorsitzender He Tingbo stellte diese Fortschritte auf der 2026 IEEE International Symposium on Circuits and Systems in Shanghai vor. Kollegen und Mitarbeiter haben das τ-Skalierungsgesetz nach He Tingbos Nachnamen als „Her's Law“ benannt. Das logische Falten ist der Kern dieser Architekturmethode. Im traditionellen zweidimensionalen Design legen Signale auf einer flachen, gitterförmigen Ebene längere horizontale Strecken zurück. Das logische Falten stapelt mehrere zweidimensionale Schaltkreise direkt übereinander, um eine vertikale Anordnung ähnlich einem mehrstöckigen Gebäude zu schaffen, wodurch die Abstände zwischen den Kernschaltkreisen verkürzt werden. Wenn das logische Layout gefaltet wird, verringern sich der Widerstand und die kapazitive Last der Signalausbreitung, was möglicherweise eine neue Dimension der Rechengeschwindigkeit erschließt.
Im Rahmen des mehrstufigen Optimierungsmechanismus reduziert Huawei die Zeitkonstante τ auf vier Ebenen des Technologiestapels. Auf der Bauelementebene werden der Widerstand und die parasitäre Kapazität von Transistoren und Verbindungen optimiert; auf der Schaltkreisebene wird durch das logische Falten die Verdrahtung kritischer Pfade verkürzt und die Signalausbreitungslast reduziert. In seinem Vortrag erörterte He Tingbo die Anwendung dieses Gesetzes in Smartphones und KI-Berechnungen. In den letzten sechs Jahren hat Huawei basierend auf dem τ-Skalierungsgesetz 381 Chipmodelle entworfen und in Serie produziert, die in verschiedenen Branchen und Märkten eingesetzt werden. Der für Herbst 2026 geplante Kirin-Chip wird das erste Produkt sein, das die Architektur des logischen Faltens verwendet. Bis 2031 wird erwartet, dass Huaweis High-End-Chips, die auf dem τ-Skalierungsgesetz basieren, eine Transistordichte aufweisen, die einem 14-Å-Prozess entspricht, also einer Größenordnung von 1,4 Nanometern. Huawei erklärte, dass es mit Wissenschaftlern, Ingenieuren und Industriepartnern weltweit zusammenarbeiten möchte, um die Entwicklung der Elektronikbranche voranzutreiben.
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