de.wedoany.com-Bericht: Das taiwanesische Wafer-Foundry-Unternehmen TSMC plant, bis 2030 eine Billion Transistoren in einem einzigen Gehäuse zu integrieren. Der technologische Weg wird sich nicht mehr nur auf die Skalierung eines einzelnen Fertigungsprozesses verlassen, sondern mehrere Fähigkeiten wie fortschrittliche Logikprozesse, CoWoS-Advanced-Packaging, SoIC-System-on-Stack und Co-Packaged Optics kombinieren, um für zukünftige KI- und Hochleistungsrechnerchips eine Systemintegrationslösung mit höherer Dichte bereitzustellen. Dieses Ziel bedeutet, dass sich der Wettbewerb in der Halbleiterbranche von der „Anzahl der Transistoren auf einem einzelnen Chip" hin zum „Transistormaßstab auf Systemebene im Gehäuse" verlagert.
Die von TSMC auf dem European Technology Symposium 2026 gezeigte Roadmap zeigt, dass zukünftige KI-Anwendungen größere Recheneinheiten, Speicher mit höherer Bandbreite, kürzere Verbindungswege und eine Datenübertragung mit geringerem Stromverbrauch benötigen. Die kontinuierliche Vergrößerung der Chipfläche und der Transistorzahl auf einem einzelnen Chip stößt an Grenzen wie Fertigungsausbeute, Maskengröße, Leistungsdichte und Kosten. Die Integration von Logikchips, HBM-Hochbandbreitenspeicher, Verbindungsstrukturen, optoelektronischen Wandlermodulen und anderen Funktionseinheiten in einem einzigen Gehäuse durch Multi-Chip-Integration und Advanced Packaging wird zu einem entscheidenden Weg, um die Systemleistung weiter zu steigern.
CoWoS ist eine der Kerntechnologien in der KI-Chip-Packaging-Roadmap von TSMC. Diese Technologie kombiniert GPUs, KI-Beschleuniger, HBM-Speicher und andere Chips in einem einzigen Gehäuse durch Interposer und hochdichte Verbindungen. Mit der steigenden Nachfrage nach Training und Inferenz großer Modelle kommt es bei KI-Chips nicht mehr nur auf die Leistung des einzelnen Rechenchips an, sondern auch auf den Datendurchsatz zwischen Chip und Speicher, die Gehäusegröße, die Wärmeableitungsfähigkeit und die Systembandbreite. TSMC plant, die CoWoS-Gehäusegröße kontinuierlich zu erweitern und bis 2028 eine Version mit 14-facher Retikelgröße und bis 2029 eine noch größere Lösung voranzutreiben, um mehr Rechen- und Speichereinheiten in einem einzigen Gehäuse unterzubringen.
SoIC übernimmt die Schlüsselrolle in der Richtung der dreidimensionalen Stapelung. Im Gegensatz zu herkömmlichen Side-by-Side-Gehäusen kann SoIC durch vertikales Stapeln die Verbindungsabstände zwischen Chips verkürzen, die Signalübertragungseffizienz verbessern und mehr Raum für heterogene Integration schaffen. Das zukünftige Ziel einer Billion Transistoren in einem Gehäuse bedeutet nicht die Herstellung eines monolithischen Chips mit einer Billion Transistoren, sondern die Kombination mehrerer Chiplets mit unterschiedlichen Funktionen und Fertigungsprozessen zu einem Systembauelement durch Chiplet- und 3D-heterogene Integration. Diese Route eignet sich besser für KI-Berechnungen, da KI-Chips gleichzeitig Logikberechnungen, Speicherzugriffe, Netzwerkverbindungen und Energieverbrauchssteuerung bewältigen müssen.
Co-Packaged Optics ist ebenfalls eine wichtige Richtung in der TSMC-Roadmap. Mit der Vergrößerung von KI-Clustern steigen die Kosten für die Datenbewegung zwischen Chips, Gehäusen, Servern und Rechenzentrumsnetzwerken. Elektrische Verbindungen stoßen bei Entfernung, Bandbreite und Energieverbrauch an ihre Grenzen. Co-Packaged Optics bringt optische Motoren näher an Rechen- und Switch-Chips, wodurch Engpässe bei der elektrischen Signalübertragung reduziert und Hochgeschwindigkeitsverbindungen für größere KI-Systeme bereitgestellt werden können. TSMC schlägt vor, zukünftige Packaging-Plattformen mit Technologien wie COUPE zu unterstützen, was zeigt, dass sich Advanced Packaging von der „Chipmontage" zu einer integrierten Plattform für Rechnen, Speicherung und Kommunikation entwickelt.
Diese Planung korrespondiert auch mit TSMCs Einschätzung des globalen Halbleitermarktes. TSMC prognostiziert, dass der globale Halbleitermarkt bis 2030 ein Volumen von über 1,5 Billionen US-Dollar erreichen wird, wobei KI und Hochleistungsrechnen den Hauptanteil ausmachen werden. Die Nachfrage von KI-Beschleunigern nach Wafer-Fertigung, Advanced Packaging, HBM-Integration und Systemverbindungen steigt gleichzeitig, was Foundry-Unternehmen dazu veranlasst, den Kapazitätsaufbau von Frontend-Prozessen auf Backend-Packaging und Systemintegration auszudehnen. Für TSMC ist das Ziel einer Billion Transistoren in einem Gehäuse sowohl eine technologische Route als auch eine Demonstration der langfristigen Lieferfähigkeit für KI-Kunden.
Aus industrieller Sicht wird die Planung von TSMC die Position des Advanced Packaging im Halbleiterwettbewerb stärken. In der Vergangenheit war der Fertigungsknoten der Hauptindikator für die technologische Leistungsfähigkeit eines Foundrys; heute achten Kunden mehr darauf, ob sie bei kontrollierbarem Stromverbrauch und herstellbaren Kosten eine größere Systemrechenleistung erhalten können. NVIDIA, AMD, Broadcom, die Eigenentwicklungschips von Cloud-Dienstanbietern und KI-Serverplattformen benötigen alle die Koordination von Frontend-Prozessen, Packaging-Kapazität, HBM-Versorgung und Hochgeschwindigkeitsverbindungen. Wer eine umfassendere systemweite Fertigungsfähigkeit bieten kann, hat eher die Chance, eine Schlüsselposition in der Lieferkette für KI-Chips einzunehmen.
Allerdings ist das Ziel einer Billion Transistoren in einem Gehäuse bis 2030 noch ein Roadmap-Ziel und entspricht nicht der aktuellen Massenproduktion. Ob dieses Ziel erreicht werden kann, hängt von der Ausbeute des Advanced Packaging, dem HBM-Angebot, den Wärmeableitungsmaterialien, dem Packaging-Substrat, der Reife der optischen Verbindung, den Design-Toolchains und den Produktzyklen der Kunden ab. Insbesondere Verwerfungen, thermische Spannungen, Verbindungszuverlässigkeit und Testkosten, die mit extrem großen Gehäuseabmessungen einhergehen, werden die Kommerzialisierungsgeschwindigkeit beeinflussen. TSMC muss kontinuierlich zwischen Prozess, Packaging, Materialien und Systemdesign koordinieren, um die Roadmap in eine massenproduktionstaugliche KI-Rechenplattform umzusetzen.
Die Planung von TSMC, bis 2030 eine Billion Transistoren in einem Gehäuse zu erreichen, zeigt, dass die Entwicklung der Halbleitertechnologie in eine neue Phase eintritt, die von der „Systemintegrationsgetriebenheit" geprägt ist. Fortschrittliche Fertigungsprozesse bleiben wichtig, aber die reine Transistorskalierung allein kann den Bedarf an KI-Rechenleistung nicht mehr decken. In den kommenden Jahren werden CoWoS, SoIC, Co-Packaged Optics und Chiplet-Design gemeinsam die Obergrenze der KI-Chip-Leistung bestimmen und auch die Arbeitsteilung in den Industrieketten für Wafer-Foundry, Packaging und Test, Speicher, optische Kommunikation und Server neu gestalten.
Dieser Artikel wurde von Wedoany übersetzt und bearbeitet. Bei jeglicher Zitierung oder Nutzung durch künstliche Intelligenz (KI) ist die Quellenangabe „Wedoany“ zwingend vorgeschrieben. Sollten Urheberrechtsverletzungen oder andere Probleme vorliegen, bitten wir Sie, uns unverzüglich zu benachrichtigen. Wir werden den entsprechenden Inhalt umgehend anpassen oder löschen.
E-Mail: news@wedoany.com
