de.wedoany.com-Bericht: Am 9. Juni gab das japanische Leading-edge Semiconductor Technology Center (LSTC) bekannt, dass es eine neue Gate-Isolierschicht-Technologie für fortschrittliche Logikhalbleiter nach der 2-nm-Generation entwickelt hat. Durch einen wasserfreien Prozessansatz wird die Siliziumoxid-Grenzschicht in der Gate-Isolierschicht auf etwa 0,2 nm verdünnt und eine kapazitätsäquivalente Schichtdicke von 0,9 nm erreicht, was einen neuen Herstellungsansatz für Halbleiter mit feineren Linienbreiten bietet.
Die Gate-Isolierschicht ist eine der Schlüsselstrukturen, die die Arbeitsleistung von Transistoren bestimmen. Nachdem fortschrittliche Logik-Chips auf unter 2 nm vorrücken, schrumpfen die Transistorabmessungen, und die Kontrolle des Gate über den Kanalstrom wird schwieriger. Die Isolierschicht muss dünn genug sein, um die Gate-Steuerfähigkeit zu verbessern, gleichzeitig aber geringe Leckströme, hohe Zuverlässigkeit und ein stabiles Herstellungsfenster aufweisen. Herkömmliche Herstellungsverfahren stoßen bei der weiteren Reduzierung der Grenzschichtdicke leicht auf Leistungsengpässe und können die Anforderungen der internationalen Technologieroadmap an kapazitätsäquivalente Schichtdicke und Bauelementzuverlässigkeit nicht gleichzeitig erfüllen. LSTC verwendet diesmal ein wasserfreies Herstellungsverfahren, um die Einschränkungen während der Grenzschichtbildung von der Prozessquelle her zu reduzieren und die Gate-Stapelstruktur näher an das Niveau zu bringen, das für fortschrittliche Logikbauelemente nach 2 nm erforderlich ist.
Das Ergebnis umfasst auch eine Materialverbesserungstechnologie. LSTC führt ein neues Material in die Dipolschicht der Gate-Isolierschicht ein, um die Freiheit bei der Einstellung der Schwellenspannung zu erhöhen, sodass Transistoren den Strom durch den Halbleiter präziser steuern können.
Diese Art von Technologie ist von grundlegender Bedeutung für KI-Chips und Hochleistungsrechenchips. Um die Leistung fortschrittlicher Logikhalbleiter weiter zu verbessern, darf man sich nicht nur auf die Erhöhung der Transistoranzahl verlassen, sondern muss auch auf Einzelbauelementebene den Stromverbrauch senken, die Schaltgeschwindigkeit erhöhen und einen stabilen Betrieb aufrechterhalten. Je dünner die Gate-Isolierschicht, desto stärker die Gate-Steuerfähigkeit, aber desto höher auch die Risiken von Leckströmen, Schwankungen und Zuverlässigkeit; mit einer verbesserten Steuerung der Schwellenspannung können Chipdesigner flexibler zwischen Hochgeschwindigkeitsbetrieb und Niedrigstrombetrieb wechseln. Für fortschrittliche Transistorstrukturen wie Gate-All-Around werden das Gate-Stapelmaterial und die Grenzflächenkontrolle direkt beeinflussen, ob die nachfolgenden Prozesse weiter skaliert werden können.
Diese Forschung wird von LSTC im Rahmen des NEDO-Projekts „Forschungs- und Entwicklungsprojekt zur Stärkung der Grundlagen von Post-5G-Informations- und Kommunikationssystemen" vorangetrieben, unter Beteiligung des National Institute of Advanced Industrial Science and Technology, der Tokyo University of Science, der Universität Tokio und des National Institute for Materials Science. Die technischen Details werden auf dem VLSI Symposium 2026 in Hawaii, USA, vorgestellt. Die nächsten Schwerpunkte liegen auf der Integration dieses Herstellungsverfahrens mit tatsächlichen 2-nm- und fortschrittlicheren Prozessen, der Langzeitzuverlässigkeitsprüfung der Gate-Isolierschicht, der Anpassung an die Massenproduktionsausrüstung und der Frage, ob japanische fortschrittliche Logikfertigungspläne wie Rapidus die relevanten Ergebnisse übernehmen können. Wenn diese Technologie weiter ausgereift ist, wird Japan eine stärkere Unterstützung in der Grundlagenforschung zu fortschrittlichen Halbleitermaterialien und -prozessen unter 2 nm erhalten und einen neuen Herstellungsweg für leistungsstarke, stromsparende Logikbauelemente bieten, die für KI-Chips erforderlich sind.
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