de.wedoany.com-Bericht: Das globale Halbleiterforschungszentrum Imec hat seine neueste Roadmap für Fertigungsprozesse veröffentlicht und prognostiziert, dass bis 2038 Transistoren der 3-Ångström-Klasse (0,3 nm) hergestellt werden. Die Roadmap zeigt zudem, dass die Skalierung des Kontakt-Polysilizium-Abstands (CPP) mit der A10-Generation im Jahr 2030 enden wird, was einen grundlegenden Wandel in der Chipindustrie markiert. Diese Roadmap dient als wichtige Referenz für Branchenriesen wie TSMC, Intel, Nvidia, AMD, Samsung und ASML.
Laut Imec befindet sich die Branche derzeit in der 2-nm-Ära (N2) mit einem CPP von etwa 48 nm und einer Zellenhöhe von etwa 132 nm. Julien Ryckaert, Vizepräsident für Forschung und Entwicklung bei Imec, erklärte, dass die Nanosheet-Ära die Branche tief in die Ångström-Knoten führen werde. Imec prognostiziert, dass die A14-Generation im Jahr 2028 erscheinen wird, mit einem auf 45 nm verkleinerten CPP und einer auf 115 nm reduzierten Zellenhöhe. TSMC wird voraussichtlich Ende 2028 mit der Massenproduktion unter Verwendung von A14 beginnen. Etwa 2030–2031 wird die A10- oder 1-nm-Technologie mit einem CPP von 42 nm und einer Zellenhöhe von 98 nm erwartet. Imec ist der Ansicht, dass Gate-All-Around (GAA)-Transistoren weiterhin das Rückgrat bilden werden. Imec stimmt mit TSMC darin überein, dass Backside Power Delivery (BSPDN) nicht für alle Anwendungen zwingend erforderlich sein wird, da viele Anwendungen nicht davon profitieren. Imec erwartet zudem, dass High-NA-EUV-Lithografiewerkzeuge ab der A14-Generation eingesetzt werden, was mit den Plänen von Intel übereinstimmt.
Die Imec-Roadmap wird besonders bemerkenswert bei der für 2033 erwarteten A7-Generation. In dieser Generation bleibt der CPP bei 42 nm, aber die Zellenhöhe wird durch eine 4,5-Track-Architektur drastisch auf etwa 80 nm reduziert. A7 wird zum Ausgangspunkt, an dem Complementary FET (CFET) als ernsthafter Kandidat für die Massenproduktion in Betracht gezogen wird. CFET stapelt n-Typ- und p-Typ-Transistoren vertikal und fügt der Transistorskalierung eine dritte Dimension hinzu. Ryckaert erklärte, dass in der A7-Generation die Herausforderungen der herkömmlichen Nanosheet-Technologieskalierung zunehmen und CFET zur Lösung für die nächste Transistorgeneration wird.
Jenseits von A7 stützt sich die Roadmap auf die Weiterentwicklung von CFET. Die für 2035–2036 erwartete A5-Generation behält einen CPP von 42 nm bei, reduziert die Zellenhöhe jedoch auf etwa 64 nm. Bis 2038 erreicht die Roadmap A3 mit einem CPP von 39 nm und einer Zellenhöhe von 50 nm. An diesem Punkt stellt sich Imec sequenzielle CFET-Implementierungen sowie schließlich gebondete CFET-Strukturen vor, um die vertikale Integration zu nutzen. Um einen CPP von 39 nm und eine Zellenhöhe von 50 nm zu erreichen, müssen Chiphersteller möglicherweise Hyper-NA-EUV-Lithografiescanner einsetzen.
Die Imec-Roadmap definiert die Bedeutung des Mooreschen Gesetzes neu. In der Vergangenheit besagte das Mooresche Gesetz, dass Transistoren immer kleiner werden und sich die Anzahl der Transistoren pro Chipfläche alle 18–24 Monate verdoppelt. Imec zeigt, dass der CPP von A10 bis A5 bei 42 nm stagniert, was praktisch zugibt, dass die klassische Transistorskalierung an ihre Grenzen gestoßen ist. Zukünftige Dichtevorteile müssen aus der vertikalen Integration kommen. Aufgrund unterschiedlicher Transistorarchitekturen, 3D-Integration oder Backside Power Delivery können Chipdesigner mehr Logikgatter in eine bestimmte Fläche integrieren. Die Branche konzentriert sich möglicherweise nicht mehr auf den Gate-Abstand oder die Nanometerzahl einzelner Transistoren, sondern auf die Standardzellengröße. Der Übergang von einer 6-Track-Zelle bei N2 zu einer 3-Track-Zelle bei A3 verdeutlicht, wie zukünftige Dichtevorteile von der Verkleinerung der Standardzellenhöhe abhängen werden.
Angesichts aller Veränderungen in der Branche ist Imec der Ansicht, dass wir in eine neue Ära eintreten, die als Heterogene Großintegration (Heterogeneous Large-Scale Integration, HLSI) bezeichnet wird. Dieses Konzept spiegelt den Wandel von der traditionellen VLSI-Skalierung hin zu einem Modell wider, das mehrere Technologien in einer einzigen Rechenplattform integriert. Zukünftige Systeme werden auf der heterogenen Integration von Logik, Speicher, Stromversorgungsschaltungen und optischen I/Os unter Verwendung fortschrittlicher 3D- und 3D+2,5D-Packaging-Technologien beruhen. Imec erwartet, dass KI-Arbeitslasten der Haupttreiber der Halbleiternachfrage sein werden. Zur Optimierung zukünftiger Plattformen hat Imec das Cross-Technology Co-Optimization (XTCO)-Framework etabliert, das die Entwicklungen in Logik, Speicher, Verbindungen, Stromversorgung, Kühlung und Packaging vereint.
Da einzelne Chips immer dichter und leistungshungriger werden, wird die Stromversorgung voraussichtlich zu einem kritischen Engpass. Alle führenden Chiphersteller – Intel, Samsung und TSMC – implementieren oder werden Backside-Power-Delivery-Technologien und integrierte Spannungsregler (IVR) einführen, um Verluste zu reduzieren und die Effizienz zu steigern. Imec erwartet, dass zukünftige KI-Beschleuniger und CPUs auf eine Kombination aus BSPDN, IVR, eingebetteten Kondensatoren und fortschrittlichen Leistungshalbleitern angewiesen sein werden. Es wird erwartet, dass mehr Spannungswandlungsstufen vom Rack und Mainboard auf das Package selbst verlagert werden. Die Bedeutung der Wärmeableitung nimmt zu, da die thermische Leistungsdichte voraussichtlich linear mit der Anzahl der Transistoren ansteigt. Ryckaert betonte, dass letztendlich eine Reduzierung des Energieverbrauchs bei der Datenübertragung, eine Erhöhung der thermischen Designleistung (TDP) zur Verbesserung des Wärmemanagements und eine Steigerung der Rechendichte erforderlich sind. Die Imec-Halbleiter-Roadmap prognostiziert Logik-Prozesstechnologien bis etwa zur A3-Generation im Jahr 2038 und argumentiert, dass das Mooresche Gesetz trotz der Verlangsamung der traditionellen Transistorskalierung fortbestehen kann. Gemäß der Roadmap sollten herkömmliche GAA-Nanosheet-Transistoren bis zur A10-Generation praktikabel bleiben, während die CFET-Architektur um 2033 mit der A7-Generation zu einem Kandidaten für die Massenproduktion wird. Zukünftige Transistordichtevorteile werden voraussichtlich aus der vertikalen Integration, der Verkleinerung der Standardzellenfläche und schließlich aus sequenziellen und gebondeten CFET-Strukturen resultieren, nicht aus einer aggressiven Verkleinerung der Transistorabmessungen.
