de.wedoany.com-Bericht: Das explosionsartige Wachstum generativer Künstlicher Intelligenz und großer Sprachmodelle (LLM) gestaltet die Wertschöpfungskette der globalen Halbleiter-Testausrüstungsindustrie neu. Die kontinuierliche Weiterentwicklung von KI-Beschleunigerchips und High-Bandwidth Memory (HBM) wandelt die Testphase von einem traditionellen „Qualitätswächter“ zu einer strategischen Kernstufe der Ausbeute- und Kostenkontrolle.
In fortschrittlichen Packaging-Architekturen, bei denen leistungsstarke Logik-Dies und mehrschichtige HBMs über hochdichte Interposer auf einem einzigen Substrat verbunden werden, steht das herkömmliche „Test nach der Montage“-Modell vor dem Problem asymmetrischer Ausbeute. Die Anzahl der HBM-Stapelschichten entwickelt sich von 4 auf 16 Schichten; der Ausfall einer einzelnen DRAM-Schicht kann durch den Multiplikationseffekt der Ausbeute zur Verschrottung des gesamten HBM führen. Daher müssen Tests hochparallele Wafer-Level-Screenings und Stack-Repair-Mapping (RDA)-Algorithmen integrieren. Die DRAM-Kapazität in KI-Servern ist achtmal so hoch wie die normaler Server, die NAND-Kapazität dreimal so hoch, was zu einem geometrischen Anstieg der Testvektoren und -dauer führt. Der Preis für HBM3E liegt bei etwa 1,71 USD/Gb, über dem von HBM2E mit 1,29 USD/Gb. Der Anteil der Auslieferungen höherer Generationen wird voraussichtlich von 45 % im Jahr 2024 auf 82 % steigen, was den Wert der Testausrüstung entsprechend erhöht.
KI-Beschleunigerchips stellen strengere physikalische Anforderungen an automatische Testgeräte (ATE). Die Hersteller von Testgeräten liefern sich einen technologischen Wettlauf in den Bereichen extrem hohe Leistungsversorgung, prädiktive Temperaturregelung und Design mit hoher Kanaldichte. Mit der Verbreitung des heterogenen Integrations-Packagings wird die tiefe Integration von System-Level-Tests (SLT) und automatischer optischer Inspektion (AOI) zur Kernarchitektur fortschrittlicher Packaging-Fertigungslinien. SLT kann durch den Betrieb des Chips in einer realen Umgebung versteckte Fehler erfassen, die durch asynchrone Schnittstellenverbindungen, Mehrfach-Taktbereichs-Jitter und Software-Interaktionen verursacht werden. Die 3D-AOI nutzt strukturierte Lichtprojektion und mehrwinklige Stereokameras zur 3D-Bildrekonstruktion und quantifiziert präzise die Höhe und Koplanarität von Strukturen wie Mikro-Bumps. Die Integration beider Technologien schafft ein geschlossenes System aus physikalischer Topografievermessung, elektrischer Funktionsverifikation und Ausbeute-Vorhersage-Rückkopplung.
Im globalen Markt für Halbleiter-Testausrüstung haben Teradyne und Advantest ein Duopol errichtet und kontrollieren im Bereich hochmoderner SoC-Tester und ultrahochfrequenter Speichertester fast 90 % des Marktanteils. Der Burggraben des internationalen Duopols liegt nicht nur in der Hardware-Leistung, sondern auch in den über Jahrzehnte aufgebauten Software-Ökosystem-Barrieren. So wird beispielsweise die IG-XL-Systemsoftware von Teradyne seit Jahrzehnten von den weltweit führenden Designhäusern und OSAT-Giganten genutzt und hat ein hochgradig verbindliches Entwickler-Ökosystem geschaffen. Chinesische Unternehmen für Testausrüstung drängen durch differenzierte Positionierung in das Kerngebiet vor. Huafeng Test & Control Technology hat bei analogen und Mixed-Signal-Testgeräten eine hohe Substitutionsrate im Inland erreicht, doch das analoge Segment ist begrenzt und erfordert eine digitale Transformation. Changchuan Technology verfolgt eine „Vollsortiment, One-Stop“-Strategie, hat erfolgreich einen leistungsstarken digitalen SoC-Tester entwickelt und die Zertifizierung führender inländischer Hersteller erhalten. Sein Handler hat den höchsten Marktanteil im inländischen Markt für Test-Handler und umfasst sowohl traditionelle Handler als auch High-End-Drei-Temperatur-Zonen-Handler für KI-Chips. Suzhou Chip Test hat durch die vollständige Übernahme des südkoreanischen High-End-Speichertestherstellers GSI dessen gesamte Kern-Speichertesttechnologie übernommen. Die Produkte decken hochfrequente elektrische Speichertests wie HBM2/3 und GDDR6X ab und haben bereits Eingang in internationale Lieferketten wie SK Hynix und Amkor gefunden. Der selbst entwickelte High-End-Memory-Die-Sorting-Handler wurde bereits in die Lieferkette von YMTC integriert und befindet sich bei CXMT in der Phase der Musterlieferung und Produktionsvalidierung.
Angesichts der aktuellen technologischen Wasserscheide bei globalen Halbleiter-Testgeräten müssen chinesische Hersteller von Testausrüstung und Systemintegratoren entscheidende Durchbruchspfade beschreiten. Stärkung der integrierten Produktlinie aus großen digitalen SoC-Testern und ATC-Drei-Temperatur-Zonen-Dynamik-Handlern, Nutzung der Handler als Traffic-Einstiegspunkt zur gebündelten Förderung hochwertiger digitaler SoC-Tester, um in den CoWoS-Linien fortschrittlicher Packaging-Fabriken wie JCET und TFME eine inländische Substitution für hochwertige digitale Tests zu erreichen. Fokussierung auf die Schwachstellen von HBM-KGD und TSV-Herstellung, Beschleunigung der Massenproduktionssubstitution von High-End-Speichertestkarten und -Handlern, Zusammenarbeit mit DRAM-Wafer-Fabs wie YMTC und CXMT zur Vertiefung der Schnittstelle für High-Bandwidth-MEMS-Probe-Cards, Nutzung der bei SK Hynix und YMTC gesammelten Massenproduktionserfahrung zur Festigung der technologischen Basis im Bereich hochfrequenter Speichertests. Frühzeitige strategische Allianzen mit führenden Foundries für Siliziumphotonik oder CPO, Referenzierung der doppelseitigen optoelektronischen Testarchitektur von ficonTEC WLT-D2 und der hyperspektralen Nahinfrarot-Lichtleckanalyse, gemeinsame Entwicklung hochpräziser, doppelseitiger optoelektronischer Testbänke mit eigenem geistigem Eigentum und ultraschneller, adaptiver, aktiver Ausrichtungs-Suchalgorithmen, um eine Positionierung in der Wertschöpfungskette zu erreichen.
