SK Hynix entwickelt gemeinsam Memristor-SoC mit einer Energieeffizienz von 21,3 TOPS/W
2026-07-11 13:56
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de.wedoany.com-Bericht: SK Hynix hat gemeinsam mit TetraMem und der University of Southern California einen Memristor-SoC für das In-Memory-Computing entwickelt, um die Energieeffizienz neuronaler Netzwerkinferenzen in Edge-AI-Geräten zu verbessern. Dieser Chip ist für leichte Modelle ausgelegt und nutzt einen eingebetteten RISC-V-Prozessor zur Aufgabenplanung.

SK Hynix entwickelt gemeinsam Memristor-AI-Chip: Theoretische Spitzenleistung ca. 2,54 TOPS, Energieeffizienz 21,3 TOPS/W

Ein Memristor ist ein nichtflüchtiges Bauelement, dessen Widerstandszustand sich mit dem historischen Strom oder der Spannung ändern und beibehalten kann, wodurch sowohl Speicherung als auch Berechnung ermöglicht werden. In KI-Chips werden Memristoren häufig in Crossbar-Arrays eingesetzt, um neuronale Netzgewichte direkt zu speichern, und eignen sich für stromsparende Inferenz, Edge-Computing und neuartige In-Memory-Computing-Architekturen. Beim In-Memory-Computing wird ein Teil der Berechnung direkt innerhalb des Speicherarrays durchgeführt, wodurch der wiederholte Datentransfer zwischen Prozessor und Speicher vermieden wird, was Latenz und Stromverbrauch reduziert. Dies findet sich häufig in neuronalen Netzmatrixmultiplikationen, Faltungsinferenzen und Edge-AI-Beschleunigern.

Dieser SoC integriert 10 neuronale Verarbeitungseinheiten (NPU) mit einer theoretischen optimalen Gesamtrechenleistung von etwa 2,54 TOPS. Eine NPU ist speziell für Tiefenfaltungsaufgaben zuständig, während die anderen neun für punktweise Faltungen und dichte Operationen verantwortlich sind. Die spezielle Tiefenfaltungs-NPU verwendet acht sägezahnförmige Crossbar-Array-Module mit 252 mal 28 und behält DAC- und ADC-Designs bei. Die neun Standard-NPUs sind jeweils mit einem 256 mal 256 großen Memristor-Crossbar-Array, 256 8-Bit-DACs, 256 8-Bit-ADCs und zugehörigen Steuerschaltungen ausgestattet.

Da die effektive Programmiergenauigkeit eines einzelnen Memristor-Bauelements nur knapp über 2 Bit liegt, wird im Design eine Dual-Array-Kompensationstechnik eingesetzt, um die effektive Gewichtsgenauigkeit auf etwa 4 Bit zu erhöhen. Die gemessene End-to-End-Inferenzgenauigkeit beträgt 80,36 %, was dem entsprechenden 4-Bit-Softwaremodell entspricht. In Bezug auf die Leistung erreicht eine einzelne NPU einen Spitzendurchsatz von 0,254 TOPS, eine Energieeffizienz von 21,3 TOPS/W bei 100 MHz und 11,9 TOPS/W bei 400 MHz.

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