de.wedoany.com-Bericht: Intel hat ein Patent für eine neue Hochgeschwindigkeitsspeicherarchitektur namens Cross-Batch Memory (XBM) angemeldet, die darauf abzielt, die Kosten- und Verpackungsprobleme herkömmlicher HBM auf andere Weise zu lösen. Das am 2. Juli 2026 veröffentlichte Patent (eingereicht am 26. Dezember 2024) stammt von Underfox und beschreibt XBM als „Ultrahochbandbreitenspeicher mit Back-End-Transistoren". Das Kernziel besteht darin, bei vergleichbarer physischer Größe wie HBM4 herkömmliche DRAMs und deren ultraschnelle Schnittstellen durch Back-End-of-Line (BEOL)-Transistoren und universelle Chip-Interconnect-Schnellverbindungen (UCIe) zu ersetzen.
Um die von Intel vorgeschlagenen Änderungen zu verstehen, muss man die Funktionsweise von Standard-HBM kennen. HBM stapelt DRAM-Chips vertikal auf einem logischen Basis-Chip, verbindet sie durch Silizium-Durchkontaktierungen (TSVs) und kommuniziert über ein extrem breites paralleles Interface (ca. 1.024 Bit pro Stapel) mit dem Prozessor, vermittelt durch ein Silizium-Interposer. Genau diese Breite sorgt für die hohe Bandbreite, führt aber auch zu hohen Verpackungskosten und Skalierbarkeitsproblemen, da jede Leitung durch das Interposer zwischen Speicher und Rechenchip verlegt werden muss. Da KI-Beschleuniger die Speicherversorgung übertreffen, ist die „Speicherwand" zum Hauptengpass für die Leistung geworden, was fast alle großen Chip-Hersteller dazu veranlasst hat, ihre Innovationsschwerpunkte auf Schnittstellen und Stapelung zu verlagern.
Die erste große Änderung von XBM betrifft die Struktur. Während herkömmliche DRAM-Zellen im Front-End-of-Line (FEOL) aufgebaut werden, verlagert XBM die 1T1C-Zellen in den Back-End-of-Line (BEOL) und verwendet Dünnschichttransistoren, um den Speicher im Metall- und Via-Stapel über der Transistorebene aufzubauen. Dies ermöglicht es, den Chip in viele einzeln adressierbare kleine Speicherblöcke zu verpacken.
Die zweite Änderung betrifft die Schnittstelle. Anstelle des breiten parallelen PHY von HBM serialisiert XBM die Daten in 32 GT/s UCIe-Bündel, wobei der Basis-Chip die Serialisierungs-/Deserialisierungsschritte übernimmt. Der Wechsel zu einer standardisierten Chip-zu-Chip-Verbindung macht das Design zu einem „Chiplet-nativen" Design, das nach Angaben von Intel einfacher und billiger zu verpacken ist als Interposer-gebundene HBM-Stapel. 32 GT/s ist bereits die höchste Datenrate von UCIe; die Schnittstelle arbeitet an der Spezifikationsgrenze.
Das Patent beschreibt detailliert die Memory-on-Package (MoP)-Struktur und den „umgekehrten Überhang", die darauf abzielen, die Stapelhöhe (Z-Höhe) zu reduzieren – herkömmliches MoP kann 300 bis 350 Mikrometer hinzufügen –, gleichzeitig Versteifungen zur Kontrolle von Verwerfungen zu eliminieren und die DRAM direkt von einem Spannungsregler mit Strom zu versorgen. Dies ist die Grundlage für die Behauptung einer „kleineren, billigeren Verpackung".
XBM ist nicht mit ZAM (Z-Angle Memory) zu verwechseln, einer Architektur, die Intel gemeinsam mit der Softbank-Tochter SAIMEMORY entwickelt. Die Innovation von ZAM liegt auf der Bonding-Seite – einem neunschichtigen Diffusionsbonding-Stapel, der weitgehend traditionelle DRAM verwendet, mit einer Siliziumdicke zwischen den Schichten von etwa 3 Mikrometern – und soll Berichten zufolge etwa die doppelte Bandbreitendichte von HBM4 erreichen, mit einer Kommerzialisierung, die für 2029 geplant ist. XBM hingegen ist eine eigenständige Einreichung von Intel, die sowohl die DRAM-Transistoren selbst als auch die Schnittstelle verändert. Dies zeigt, dass Intel mindestens zwei HBM-Alternativen parallel vorantreibt. Derzeit ist das Patent vor 18 Monaten eingereicht worden; es gibt noch kein Produkt oder eine Roadmap, die UCIe-Schnittstelle ist bereits an ihrem Geschwindigkeitslimit, und BEOL-DRAM ist im Fertigungsmaßstab noch nicht validiert.
Für die Branche zeigt das Patent, dass Intel ernsthaft nach Alternativen zu herkömmlichem HBM sucht. Wenn es erfolgreich umgesetzt wird, könnte XBM die Kosten für KI-Systeme erheblich senken, indem die Notwendigkeit teurer Silizium-Interposer entfällt.
