de.wedoany.com-Bericht: Intel hat in einer Patentanmeldung eine neue Hochbandbreitenspeicher-Architektur namens „Cross-Batch Memory“ (XBM) vorgestellt. Diese Technologie nutzt Backend-Transistoren und eine UCIe-Serielle-Schnittstelle, um eine kostengünstigere Chip-native Integration zu ermöglichen, wobei die Modulgehäuseabmessungen mit dem HBM4-Standard übereinstimmen. Das Patent wurde am 26. Dezember 2024 eingereicht und am 2. Juli 2026 veröffentlicht. Es wurde allein von Intel beantragt und folgt einem anderen technischen Ansatz als das gemeinsam mit Softbank entwickelte ZAM-Projekt.
Das grundlegende Design von XBM ersetzt die herkömmliche 1024-Bit-ultrabreite parallele Schnittstelle von HBM durch eine 32-GT/s-UCIe-Verbindung, wodurch teure Silizium-Interposer entfallen, die Gehäusegröße reduziert und die Komplexität des Gehäuses verringert wird. Das Design verwendet ein Substrat am unteren Ende des Stapels für die Serialisierung und Signalübertragung und wird als „chip-native“ Lösung bezeichnet. Die wesentliche Änderung im XBM-Speicherstapel liegt in der Struktur der Speicherzellen: Während herkömmliche DRAM-Transistoren in die vorderseitige Siliziumschicht am Boden des Chips geätzt werden, verlagert XBM die 1T1C-Zellen (ein Transistor, ein Kondensator) in die rückseitige Metallstapelschicht und fertigt sie mittels Dünnschichttransistor-Technologie. Jeder Chip hat eine Kapazität von etwa 1,5 GB und enthält 768 Datenblöcke, die in einem 32×24-Raster angeordnet sind, aufgeteilt in 8 Kanäle, die wiederum in 8 Unterkanäle unterteilt sind. Die Stapelhöhe beträgt 8 Lagen und kann auf 16 Lagen erweitert werden. Alle Speicherchips werden durch Silizium-Durchkontaktierungen („Trenches“) und doppelseitige Hochbandbreiten-Verbindungen zusammengefügt.
Intel betont in dem Patent die Reparierbarkeit des Designs. Das Substrat ist mit dedizierten Ersatzkanälen, integrierter Selbstreparaturlogik und vier redundanten Speicherarray-Unterkanälen ausgestattet, die nach der Stapelmontage verwendet werden können, um defekte Einheiten in den oberen Chips zu ersetzen. Dieser „Reparatur nach der Montage“-Mechanismus zielt darauf ab, die Gesamtausbeute extrem hoher Stapelchips zu verbessern.
Der weitere Inhalt der Patentanmeldung konzentriert sich auf die Gehäusemethode. Intel stellt eine gehäuste Speicherlösung und eine „umgekehrte Überhang“-Struktur vor, die darauf abzielt, die Z-Achsen-Höhe des Stapels zu reduzieren – herkömmliche gehäuste Speicherlösungen fügen 300 bis 350 Mikrometer hinzu –, gleichzeitig die zur Kontrolle von Verwerfungen verwendeten Versteifungen zu entfernen und den DRAM direkt über einen Spannungsregler mit Strom zu versorgen.
Die strategische Bedeutung der Verlagerung der DRAM-Zellen auf die Rückseite liegt darin, dass die in Niedertemperatur-Metallleitungen abgeschiedenen Backend-Transistoren keine vorderseitigen Siliziumprozesse einer dedizierten DRAM-Fabrik erfordern. Auftragsfertiger mit Logikschaltkreis- und fortschrittlichen Gehäusefähigkeiten könnten prinzipiell HBM-ähnlichen Speicher in ihren eigenen Fertigungslinien herstellen. Derzeit wird der globale DRAM-Markt von SK Hynix, Samsung und Micron dominiert, wobei SK Hynix etwa 60 % des HBM-Marktanteils hält. Sollte die Backend-Transistor-Technologie eine praktikable Ausbeute und Dichte erreichen, könnte sie theoretisch einen vierten Weg zur HBM-Herstellung eröffnen.
Allerdings handelt es sich bei diesem Patent derzeit lediglich um eine veröffentlichte Patentanmeldung, nicht um ein erteiltes Patent oder ein tatsächliches Produkt. Die Anmeldung enthält keine spezifischen Angaben zu Bandbreite oder Ausbeute. XBM sollte nicht mit der ZAM-Architektur verwechselt werden, die Intel gemeinsam mit der Softbank-Tochter SAIMEMORY entwickelt. ZAM verwendet eine Fusion-Bonding-Technologie, um neun DRAM-Lagen übereinander zu stapeln, wobei die Siliziumschicht zwischen den Lagen etwa 3 Mikrometer dick ist. Die Bandbreitendichte soll etwa doppelt so hoch sein wie bei HBM4. ZAM soll auf dem VLSI-Symposium 2026 vorgestellt werden, mit einer angestrebten Kommerzialisierung im Jahr 2029. XBM hingegen ist ein alleiniger Antrag von Intel, der sowohl die DRAM-Transistoren selbst als auch deren Schnittstelle verändert.
Zu den Einschränkungen gehört, dass die von XBM verwendete UCIe-Schnittstelle derzeit mit 32 GT/s die Obergrenze der Spezifikation erreicht hat und kein offensichtliches Potenzial für eine Leistungssteigerung bietet. Die Massenproduktionsfähigkeit von Backend-Transistor-DRAM wurde noch nicht öffentlich nachgewiesen, und der Kondensator in der 1T1C-Zelle ist das am schwierigsten zu verkleinernde Bauteil im DRAM. Das Projekt verlagert ihn auf die Rückseite, anstatt ihn zu entfernen, und ein Backend-Kondensator bleibt unter HBM-Dichte- und Ausbeutebedingungen ein noch nicht realisierter Bestandteil. Gleichzeitig treiben SK Hynix, Samsung und Micron jeweils eigene 3D-DRAM-Projekte voran, wobei SK Hynix die Markteinführung eines Produkts um das Jahr 2030 anstrebt.
Intel verkaufte 2021 sein NAND-Flash-Geschäft an SK Hynix und stellte 2022 die Produktion seiner Optane-Speicherproduktlinie ein. Obwohl das Unternehmen keine HBM-Produkte verkauft, zeigt diese Patentanmeldung, dass es weiterhin an neuen Speicherarchitekturen forscht. Beim gemeinsam mit Softbank entwickelten ZAM-Projekt ist Powerchip für die tatsächliche DRAM-Herstellung verantwortlich, nicht Intel selbst.
