de.wedoany.com-Bericht: Das französische Forschungsinstitut CEA-Leti hat bedeutende Fortschritte in der Entwicklung von 3D-Integrationstechnologien für Hochleistungsrechnen (HPC), fortschrittliche intelligente Bildverarbeitungssysteme und Künstliche Intelligenz (KI) erzielt. Es gelang die erfolgreiche Demonstration eines Testträgers für das Chip-zu-Wafer-Hybrid-Bonding (D2W) mit einem Abstand von nur 1 Mikrometer. Dieses Ergebnis wurde auf der Electronic Components and Technology Conference (ECTC) 2026 vorgestellt.
Da sich das Mooresche Gesetz seinen physikalischen Grenzen nähert, ist die Halbleiterindustrie zunehmend auf 3D-Stapeltechnologien angewiesen, um Leistung und Energieeffizienz zu verbessern. Diese D2W-Technologie zielt darauf ab, einen kritischen Engpass im Design von KI-Beschleunigern zu beseitigen, nämlich die Verbindungsdichte und Bandbreite. Durch das vertikale Stapeln von Bauelementeschichten mit ultrafeinem Abstand verkürzt die Technologie die Verbindungswege, was die Datenübertragungsgeschwindigkeit drastisch erhöht und den Stromverbrauch senkt.
Melissa Najem, Forschungsingenieurin bei CEA-Leti und Erstautorin des Artikels „Die-to-Wafer Hybrid Bonding Technology Down to 1 μm Pitch for Multi-Die Stacking Integration", erklärte, dass erfolgreiche elektrische Tests an Strukturen mit bis zu 100.000 Verbindungen die Machbarkeit dieser Technologie für hochdichte Verbindungen bestätigen. Sie fügte hinzu, dass die Kombination von feinem D2W-Abstand mit Chip-zu-Chip-Spaltfüllung, hochdichten Silizium-Durchkontaktierungen und Oxid-Durchkontaktierungen den Weg für das Stapeln mehrerer Chips ebnet, und wies darauf hin, dass dies eine Weltpremiere für 1-Mikrometer-Feinabstands-Cu-Cu-Verbindungen im D2W-Bereich darstellt.
Die Realisierung des 1-Mikrometer-Abstands erforderte vom Team die Entwicklung einer äußerst präzisen Ausrichtungsgenauigkeit, was die Hauptherausforderung für den D2W-Baustein darstellt. Darüber hinaus erforderte der Wafer-Rekonstitutionsprozess, der die Chip-zu-Chip-Spaltfüllung (Inter-Die Gap Fill, IDGF) umfasst, ein optimiertes chemisch-mechanisches Planarisierungsverfahren (CMP), um die Kompatibilität mit nachfolgenden vertikalen Verbindungen sicherzustellen. Die elektrische Charakterisierung der Daisy-Chain-Strukturen bestätigte die erwartete Leistung und Ausbeute für Abstände von 5 Mikrometer bis 2 Mikrometer. Während die Ausbeute bei 1 Mikrometer durch die Ausrichtungsgenauigkeit der vorhandenen Bonding-Werkzeuge begrenzt war, erwartet das Team signifikante Verbesserungen mit der Einführung von Werkzeugen der nächsten Generation, die eine Ausrichtungsfähigkeit von 0,5 Mikrometer (3σ) bieten.
Diese Demonstration dient als vorläufiger Machbarkeitsnachweis und legt den Grundstein für einen Testträger der zweiten Generation. Die nächsten Schritte umfassen die Integration der D2W-Technologie mit vertikalen Verbindungstechnologien wie hochdichten Silizium-Durchkontaktierungen (HD TSV) und Oxid-Durchkontaktierungen (TOV), realisiert durch dazwischenliegende IDGF-Prozessschritte. Jean-Charles Souriau, wissenschaftlicher Direktor bei CEA-Leti, erklärte, dass das Team künftig D2W-Hybrid-Bonding-Testträger mit einem Abstand von 0,5 Mikrometer anvisieren wird, um die Verbindungsdichte für fortschrittliche KI-Anwendungen weiter zu erhöhen und den wachsenden Anforderungen von KI-Beschleunigern und CMOS-Bildsensoren der nächsten Generation gerecht zu werden.
Die mit IDGF, TOV und HD TSV verbundenen Bausteine werden die Integration verschiedener Chips und Funktionen mit dichten vertikalen Verbindungen ermöglichen. Eric Ollier, Direktor für intelligente Bildgeber und fortschrittliche intelligente Bildverarbeitung bei IRT Nanoelec, sagte, dass diese Technologien eine fortschrittliche Wafer-Rekonstitution und komplexes Multi-Chip-Stapeln für innovative Architekturen ermöglichen. Darüber hinaus ist die Kombination von D2W- und W2W-Technologien von hohem Wert, um die Leistungs- und Kostenanforderungen zukünftiger digitaler Geräte und Systeme zu erfüllen.
Diese D2W-Forschung wurde im Rahmen der FAMES-Pilotlinie und des ANR NextGen-Projekts (France 2030-Plan) durchgeführt. Die damit verbundene Forschung zu IDGF, TOV und HD TSV wurde von IRT Nanoelec unterstützt. Das CEA-Leti-Team konzentriert sich seit über 15 Jahren auf Schlüsseltechnologien wie Hybrid-Bonding (W2W und D2W) und HD TSV, die für die von IRT Nanoelec entwickelten dreilagigen CMOS-Bildsensoren verwendet werden. Das Institut wurde für die Demonstration eines dreilagigen Testträgers mit zwei eingebetteten Cu-Cu-Hybrid-Bonding-Schnittstellen (Face-to-Face (F2F) und Face-to-Back (F2B)) und einem HD-TSV-Wafer mit der ECTC 2024 Highlight Paper-Auszeichnung gewürdigt.
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