de.wedoany.com-Bericht: Intel hat eine patentierte Architektur namens XBM (Extended Bandwidth Memory) vorgestellt. Diese Technologie ist keine einfache Verbesserung des bestehenden High Bandwidth Memory (HBM), sondern eine architektonische Innovation, die auf der Logik der Transistoranordnung basiert und für den Markt nach 2030 ausgelegt ist.
Bei herkömmlichem HBM müssen die DRAM-Speicherzellen (1T1C, d. h. ein Transistor und ein Kondensator) in der Front-End-of-Line-Schicht (FEOL) auf der Chipunterseite geätzt werden. XBM hingegen verlagert die Transistoren und Kondensatoren in die Back-End-of-Line-Schicht (BEOL) der Metallverbindungsebene und verwendet Dünnschichttransistortechnologie zur Herstellung der Speicherzellen.
Dieses Design verbessert die Flächenausnutzung des Chips und ermöglicht die Platzierung von mehr Through-Silicon-Vias (TSV) pro Flächeneinheit, wodurch bei relativ niedrigen Frequenzen die gleiche Zielbandbreite wie bei HBM4 erreicht werden kann. Auf der Schnittstellenseite verzichtet XBM auf die von HBM abhängigen ultrabreiten parallelen Schnittstellen und Silizium-Interposer und verwendet stattdessen serielle UCIe-Links (Universal Chiplet Interconnect Express) für die Chip-zu-Chip-Verbindung, um eine „chip-native" Integration zu erreichen. Dieses Design vereinfacht den Verpackungsprozess und ermöglicht kostengünstige Verpackungsmethoden wie MOP (Molded-on-Package), wodurch die Gesamtherstellungskosten voraussichtlich sinken. Die Kapazität eines einzelnen XBM-Chips reicht von 0,5 GB bis 5 GB und unterstützt 8- oder 16-lagige Stapelung. Laut Intel wird die Technologie voraussichtlich um 2030 herum kommerzialisiert und befindet sich derzeit noch in der Patent- und Validierungsphase.
Neben XBM versuchen auch andere neue Speichertechnologien, Durchbrüche in verschiedenen Richtungen zu erzielen. HBF (High Bandwidth Flash) wendet eine 3D-Stapelarchitektur auf NAND-Flash an, mit einer Kapazität von bis zu 512 GB oder mehr pro Stapel, einer Bandbreite nahe dem HBM3-Niveau und Stückkosten von nur 1/5 bis 1/10 von HBM. SK Hynix hat bereits eine Produktlinie „AIN-Serie" mit HBF auf den Markt gebracht, SanDisk plant die Einführung von Prototypenmustern in der zweiten Jahreshälfte 2026 und die kommerzielle Massenproduktion im Jahr 2027. Diese Technologie richtet sich hauptsächlich an groß angelegte KI-Inferenz- und leseintensive Szenarien, aber ihre Latenz (Mikrosekunden) unterscheidet sich immer noch um Größenordnungen von HBM (Nanosekunden), und die Schreiblebensdauer ist ebenfalls begrenzt. ZAM (Z-Angle Memory) verwendet ein „Z-Angle-Interconnect"- und ein integriertes TSV-Design und soll bei gleichbleibend hoher Bandbreite den Datenübertragungsstromverbrauch um 40 % bis 50 % senken und die Kapazität eines einzelnen Chips auf 512 GB erhöhen. 3D-gestapelte SRAM-Lösungen (z. B. Groq LPU) stapeln SRAM vertikal über dem Rechenchip und erreichen so eine Latenz im Nanosekundenbereich und eine Bandbreite von über 100 TB/s, was sie in Echtzeit-Inferenzszenarien hervorragend macht. Aufgrund von Flächen- und Kostenproblemen sind sie jedoch kaum in der Lage, Modelle mit Hunderten von Milliarden Parametern zu unterstützen. Technologien wie PIM (Processing-in-Memory) und CXL (Compute Express Link) bieten auf Systemarchitekturebene Ergänzungen und Optimierungen.
Der aktuelle HBM-Markt befindet sich in einer Phase des Angebotsdefizits. Mit dem bevorstehenden HBM4-Zeitalter steigt die Kapazität pro Stapel auf 48 GB (16 Lagen) und die Bandbreite durchbricht die TB/s-Marke. Die zunehmende Anzahl von Stapellagen verkompliziert jedoch Probleme wie Platzierungsgenauigkeit, Chipverbiegung und Zuverlässigkeit der Lötstellen, was zu nichtlinearem Druck auf die Ausbeute führt. Aufgrund von Problemen mit der Prozessreife haben Unternehmen wie Samsung den Zeitpunkt für die Einführung der Hybrid-Bonding-Technologie neu bewertet. Möglicherweise wird sie selbst in der HBM5-Generation vorerst nicht eingeführt, und JEDEC hat sogar die maximale Modulhöhe gelockert, um die bestehende technologische Route fortzusetzen. Die Steigerung der DRAM-Dichte pro Einheit verlangsamt sich, die mit dem mehrlagigen Stapeln verbundenen Wärme- und Stromverbrauchsprobleme werden immer gravierender, und der Kapazitätsausbau im Bereich der fortschrittlichen Verpackung ist ebenfalls eingeschränkt.
Die Branche ist der Ansicht, dass die Kernvorteile von HBM in KI-Trainingsszenarien – extreme Bandbreite, relativ ausgereifte 3D-Stapelprozesse und hohe Integration mit Beschleunigern – kurzfristig von keiner anderen Technologie vollständig repliziert werden können. Nvidia hat klargestellt, dass es kurzfristig kein HBF einführen wird und HBM weiterhin als Kernspeicherlösung für das Training beibehält, während es gleichzeitig eine Kombination aus „AI SSD + CXL + Softwareoptimierung" verwendet, um den Kapazitätserweiterungsbedarf zu decken. Neue Technologien ergänzen HBM eher und bilden eine geschichtete Beziehung, anstatt es direkt zu ersetzen. HBM selbst entwickelt sich auch zu Lösungen wie SPHBM4 weiter, um seine Kernvorteile auf mehr Anwendungsszenarien wie CPUs und Netzwerkchips auszudehnen. Der Kommerzialisierungsprozess von Intels XBM wird erst nach 2030 stattfinden und hat kurzfristig keine wesentlichen Auswirkungen auf die HBM-Marktlandschaft.
Daten von TrendForce zeigen, dass der Anteil der HBM-Wafer-Inputs der drei großen Hersteller am gesamten DRAM-Wafer-Input von 2025 bis 2027 voraussichtlich von 18 % auf etwa 30 % steigen wird, während der Anteil der HBM-Bit-Lieferungen von 8 % auf etwa 13 % wachsen wird. TrendForce prognostiziert, dass die drei großen Hersteller die HBM-Preise im Jahr 2027 deutlich erhöhen werden. Kurzfristig wird die Position von HBM in der Lieferkette für High-End-Rechenleistung nicht geschwächt, sondern könnte aufgrund der Angebotsknappheit sogar noch gestärkt werden.
